si = ai _ bi _ ci-1; Ci=AiBi+Ci-1(Ai? Bi)

두 번째 표현식은 두 입력 신호 중 두 개를 합친 대신 또는 문을 사용할 수도 있습니다.

하드웨어 설명 언어 Verilog 는 전체 가산기를 모델링하는 세 가지 방법입니다.

진리표

전체 가산기의 표현식은 다음과 같습니다.

전체 가산기의 진표는 위 그림과 같습니다. 여기서 Ai 는 가산수, Bi 는 가산수, 인접한 낮은 자릿수는 Ci-1 입니다 인접한 높은 자리수로 Ci 를 입력합니다.

확장 데이터:

구조화된 설명 방법

module fa _ struct (a, b, Cin, Sum,)

inputa;

입력 b;

inputcin;

outputsum;

outputcount;

wireS1, T1, T2, T3;

//-statements-//

xorx1 (S1, a, b);

xorx2(Sum, S1, CIN);

andA1(T3, a, b);

및 a2 (T2, b, CIN);

및 a3 (t1, a, CIN);

orO1(Count, T1, T2, T3);

endmodule

이 예에서는 전체 가산기가 2 개의 xor 문, 3 개의 문, 1 개 또는 문으로 구성되어 있음을 보여 줍니다. S1, T1, T2, T3 은 문과 문 사이의 연결입니다. 코드는 순수 구조로 모델링된 방법을 보여 줍니다. 여기서 xor, and, or 은 VerilogHDL 에 내장된 도어 장치입니다.

예를 들어 xorx1(S1, A, B) 이 인스턴스 문을 예로 들 수 있습니다. xor 은 내장된 이질문, 부품 이름 xor, 코드 인스턴스 별칭 x1 (구조도 입력과 유사) 을 호출한다는 것을 나타냅니다. 괄호 안의 S1, A, B 는 장치 핀의 실제 연결 선 (신호) 이름을 나타냅니다. 여기서 A, B 는 입력이고 S1 은 출력입니다.

참고 자료:

바이두 백과사전-전체 가산기